VHDLでやるかVerlogでやるか

SPDIFの事を書いていてOpenCores Projectがヒットしたので、ソースを見てみる。
VHDL は標準なんだろうけど、Verlog の方がなんだか私には書きやすいような雰囲気がする。
どっちにしても、個々のモジュールというか部品ライブラリーは美しく言語で書けるのに、どこかでトップの配線みたいなのが全体を支配するというのは何か嫌な物を感じるなあ。というのがソフトウェアをやっている物からの感想。
例えば、Z80 と　ビデオ出力回路と、PS/2と、周波数カウンターからなる物を作ろうとすると、トップ層は配線図そのものになる。ほとんどの配線がグローバル変数と同じでミスが起きやすく、Z80 を他の物に変えると、トップ層の配線はバリバリ変わる。これでは標準バスも無い頃に逆戻り。
とは言う物の、実際にハードウェアロジックになるのだから、あまり高レベルの記載が出来たら今度はタイミングが確保できるかという問題があるのだろうなあ。